Una panoramica completa dell'imballaggio a livello di wafer (WLP): tecnologia, integrazione, sviluppo e attori chiave

Imballaggio a livello di wafer (WLP)

Wafer-Level Packaging (WLP) represents a specialized integrated circuit (IC) packaging technology characterized by the execution of all critical packaging processes while the silicon wafer remains intact—prior to dicing into individual chipsNei suoi primi progetti, il WLP richiedeva esplicitamente che tutte le connessioni di ingresso/uscita (I/O) fossero interamente confinate entro i confini fisici di un singolo dado (configurazione fan-in),realizzazione di una vera struttura di pacchetto su scala di chip (CSP)Questa lavorazione sequenziale del wafer completo costituisce la base del WLP a ventole.

Dal punto di vista dell'integrazione dei sistemi, i principali vincoli di questa architettura sono:

1. Accomodare il numero richiesto di connessioni I/O nello spazio limitato sotto la matrice.
2. Assicurare la compatibilità con i progetti di routing dei circuiti stampati (PCB) successivi.

Sulla base di una domanda incessante di miniaturizzazione, di frequenze di funzionamento più elevate e di riduzione dei costi, la WLP è emersa come un'alternativa praticabile quando le soluzioni di imballaggio tradizionali (ad es.le interconnessioni a filo o a flip-chip) non soddisfano questi requisiti rigorosi.

Evoluzione verso la WLP fan-out
 

Il panorama del WLP si è ampliato per includere soluzioni di imballaggio innovative che sfidano i limiti delle strutture standard di ventilazione (ora classificate come WLP di ventilazione).

1. Incorporazione:Le matrici singolate sono collocate in un polimero o in un altro materiale di substrato con un fattore di forma standard di wafer, creando una wafer ricostituita.
2. Espansione RDL:Il wafer artificiale subisce processi di imballaggio identici a quelli dei wafer convenzionali.che consentono strati di ridistribuzione a ventilatore (RDL) che estendono le interconnessioni elettriche oltre l'impronta originale della matrice.

Questa scoperta consente di mantenere la compatibilità con i tipi standard di matrici WLP senza ingrandimento fisico.L'applicabilità del WLP si estende ora oltre i wafer di silicio monolitici per includere i substrati ibridi a livello di wafer, classificati collettivamente nell'ambito della WLP.

Con l'introduzione di via di silicio (TSV), dispositivi passivi integrati (IPD), tecniche di fan-out chip-first/chip-last, MEMS/sensor packaging e integrazione eterogenea processore-memoria,Come illustrato nella figura 1, lo spettro si estende:

• Pacchi a scala di chip a basso livello di I/O (WLCSP)
• Soluzioni di ventilazione ad alta densità di I/O e di alta complessità

Questi progressi hanno aperto nuove dimensioni nel packaging a livello di wafer.

Figura 1 Integrazione eterogenea con WLP

I. Imballaggi a scala di chip a livello di wafer (WLCSP)
 

Il WLCSP è emerso intorno al 2000, principalmente limitato al packaging a singola matrice.La figura 2 illustra una struttura di base WLCSP a singolo stampo.

Figura 2 Modalità unica di base

Contesto storico

Prima del WLCSP, la maggior parte dei processi di imballaggio (per esempio, macinatura, dischi, legame del filo) erano meccanici e eseguiti dopo il dischiamento (figura 3).

Figura 3 Flusso del processo di imballaggio tradizionale

Il WLCSP si è evoluto naturalmente dal wafer bumping, una pratica intrapresa da IBM negli anni '60.A differenza degli imballaggi convenzionali, quasi tutti i processi WLCSP vengono eseguiti in parallelo sul wafer completo (figura 4).

Figura 4 Flusso di processo del pacchetto a scala di chip a livello di wafer (WLCSP)

Progressi e sfide

1. Miniaturizzazione:L'approccio di WLCSP® basato sul die-as-package produce il più piccolo fattore di forma commercialmente praticabile, ampiamente adottato nei dispositivi mobili compatti.
2. Integrazione RDL:Le prime versioni si basavano esclusivamente sulla metallizzazione sotto-bump (UBM) e sulle sfere di saldatura.aumento della complessità strutturale.
3. Integrazione eterogenea:Le innovazioni hanno permesso l'impilazione in "stile opossum" di un flip-chip sottile di matrici secondarie legato sotto il matrici primario, fissato con precisione all'interno di spazi vuoti di sfere di saldatura (figura 5).

Figura 5 WLCSP, il secondo stampo è installato sul lato inferiore

Integrazione 3D tramite TSV

L'avvento dei via-silicio (TSV) ha facilitato le connessioni a doppio lato nei WLCSP. Mentre l'integrazione TSV impiega approcci "via-first" e "via-last", il WLCSP adotta una metodologia "via-last".Questo permette:

• Montaggio a lato superiore di matrici secondarie (ad esempio matrici logiche/analoche su MEMS o viceversa) (figura 6).

Figura 6 Montaggio a doppio lato WLCSP attraverso vias di silicio

• Sostituzione di imballaggi a chip-on-board (COB) nei sensori di immagine CMOS automobilistici (ad esempio, imballaggi BSI di 5,82 mm × 5,22 mm, 850 μm di spessore con TSV a rapporto di aspetto 3: 1, contenuto di silicio del 99,27%) (figura 7).

Figura 7 a) Vista tridimensionale della struttura CIS-WLCSP; b) Sezione trasversale CIS-WLCSP.

Affidabilità e dinamica dell'industria

Man mano che i nodi di processo si restringono e le dimensioni del WLCSP aumentano, le sfide relative all'affidabilità e all'interazione tra chip e pacchetti (CPI) si intensificano, riguardanti la produzione, la movimentazione e l'assemblaggio dei PCB.

• Protezione a sei lati (6S): soluzioni come la fan-in M-Series (licenziata da Deca Technologies) rispondono alle esigenze di protezione dei muri laterali.

• Catena di approvvigionamento: dominata da OSAT (ASE/SPIL, Amkor, JCET), con fonderie (TSMC, Samsung) e IDM (TI, NXP, STMicroelectronics) che svolgono ruoli fondamentali.

Come fornitore specializzato di soluzioni di imballaggio a livello di wafer,ZMSH offre tecnologie WLP avanzate, comprese le configurazioni di fan-in e fan-out, per soddisfare le crescenti richieste di applicazioni di semiconduttoriForniamo servizi end-to-end dalla progettazione alla produzione in volume, con esperienza in interconnessioni ad alta densità e integrazione eterogenea per MEMS, sensori e dispositivi IoT.Le nostre soluzioni affrontano le sfide chiave del settore in materia di miniaturizzazione e ottimizzazione delle prestazioniCon una vasta esperienza nel colpire, nella formazione di RDL e nei test finali, forniamo prodotti affidabili,soluzioni di imballaggio convenienti, su misura per esigenze specifiche di applicazione.